双核DSP片TMS320VC5421的并行引导方案【钜大锂电】

摘要：介绍了利用双核DSp芯片TMS320VC5421的片内Bootloader程序实现并行引导的设计方案，给出了其软件及硬件的具体实现方法。

１引言

ＴＭＳ３２０ＶＣ５４２１?１、２?（以下简称ＶＣ５４２１）是ＴＩ公司推出的一款双核定点ＤＳＰ芯片，它拥有两个ＤＳＰ子系统，每个子系统都有一个ＤＳＰ核，并且均有独立的数据和程序存储空间，可以进行两核之间的通信，并且两个子系统共享一套片外总线。此外，每个子系统各自拥有２ｋ１６ｂｉｔ字的片内ＲＯＭ，并存储有Ｂｏｏｔｌｏａｄｅｒ程序。当ＤＳＰ芯片上电或复位时，两个ＤＳＰ核可分别启动自身独立的Ｂｏｏｔｌｏａｄｅｒ程序，以实现用户程序的上电自举。

双核ＤＳＰ自启动和单核ＤＳＰ自启动的实现方法有较大的差别，这一点在ＤＳＰ系统设计中需要特别注意。本文对双核ＤＳＰ芯片ＶＣ５４２１的引导模式进行了深入的分析和研究，给出了使用１６位并行引导模式进行双核ＤＳＰ引导的实现方案。

２ＴＭＳ３２０ＶＣ５４２１的Ｂｏｏｔ模式

ＶＣ５４２１可提供１６位并行引导、８位并行引导和串行ＥＥＰＲＯＭ引导等三种Ｂｏｏｔ模式来实现用户程序的上电自举。

其中１６位并行引导模式是通过片外存储器接口（ＥＭＩＦ）以ＤＭＡ方式将代码从１６－ｂｉｔ字宽的片外数据存储器搬移到片内程序存储空间；

８位并行引导模式则是通过片外存储器接口（ＥＭＩＦ）以ＤＭＡ方式将代码从８－ｂｉｔ字宽的片外数据存储器搬移到片内的程序存储空间；

而串行ＥＥＰＲＯＭ引导模式主要是通过多通道缓冲串口２（ＭｃＢＳＰ２）从主设备中搬移代码并实现上电自举。

和５４系列中其它芯片不同的是，ＶＣ５４２１片内ＲＯＭ中的Ｂｏｏｔｌｏａｄｅｒ程序并不支持ＨＰＩ、并行Ｉ／Ｏ和标准串口模式的自启动方式。在其所支持的三种ｂｏｏｔ模式中，１６位并行引导模式是最常用的。本文对这种模式进行了深入分析，给出了使用该模式进行双核ＤＳＰ程序引导的方案，并通过实验验证了该方案的正确性。

２．１并行引导模式的选择

ＶＣ５４２１的两个ＤＳＰ核在ＤＳＰ芯片上电或复位时，到底以哪种模式实现上电自举，主要由两个核的公共引脚ＸＩＯ和各自的ＧＰＩＯ０／ＲＯＭＥＮ、ＧＰＩＯ１引脚决定。当ＸＩＯ为０（低电平）时，将不从ＲＯＭ引导，也就是说，将不使用ＶＣ５４２１片内ＲＯＭ中的Ｂｏｏｔｌｏａｄｅｒ程序实现上电引导，而是用ＨＰＩ模式实现上电自举；当ＸＩＯ为１（高电平），ＧＰＩＯ０／ＲＯＭＥＮ为０时，将使用片外存储器中用户自己编写的Ｂｏｏｔｌｏａｄｅｒ程序实现上电自举；当ＸＩＯ为１?ＧＰＩＯ／ＲＯＭＥＮ为１?ＧＰＩＯ１为０或１时，将分别使用并行或者串行引导模式实现上电自举。因此，在实施相应的上电自举前，必须将引脚状态设置正确，以保证Ｂｏｏｔｌｏａｄｅｒ程序按预定的模式执行。Ｂｏｏｔｌｏａｄｅｒ模式的选择流程见图１。

当Ｂｏｏｔｌｏａｄｅｒ程序检测到并行引导模式时，程序将以ＤＭＡ方式从片外数据存储区的００００ｈ单元取出模式选择字（ＢＳＷ）来进一步决定是８位还是１６位的并行引导模式。１０ＡＡｈ意味着选择了１６位并行引导模式，而如果选择８位并行引导模式，取出的两个字节将是０８ｈ和ＡＡｈ。之后，程序将按照Ｂｏｏｔ表进行加载。图２是并行引导模式的选择流程。

２．２１６位并行引导模式的Ｂｏｏｔ表

Ｂｏｏｔｌｏａｄｅｒ程序要搬移的代码必须组织成一定的格式，这就是Ｂｏｏｔ表。１６位并行引导模式的Ｂｏｏｔ表如表１所列。

表116位并行导模式Boot表

DMA外部数据存储地址数据内容含义0000h10AAh16位并行引导标志0001h7FFFhSWWSR0002hF000hBSCR0003h0000h程序入门XpC0004h5000h程序入口地址0005h002Ch代码长度0006h0000h目的XpC0007h5000h目的地址0008h7761h程序代码…………程序代码…………程序代码0034h0000hBoot表结束

此外，需要注意的是，由于在多数程序中都有跳转指令或循环指令，所以，Ｂｏｏｔ表中的程序入口地址必须和程序的ｃｍｄ文件中分配的地址保持一致，也就是说，当在ＣＣＳ中进行调试时，如果程序Ｌｏａｄ到５０００ｈ，Ｂｏｏｔ表中的程序入口地址就应该是５０００ｈ。

２．３Ｂｏｏｔ表的生成

Ｂｏｏｔ表可由ｈｅｘ５００格式转换工具生成，也可以自己编写一个文件格式转换程序来把．ｏｕｔ文件转换成所需的文件格式。本设计通过编写一个Ｃ＋＋程序来将．ｏｕｔ文件转换成．ｈｅｘ文件，然后再在文件的开始处增加相应的标志位和寄存器设置字，从而形成完整的Ｂｏｏｔ表。

３ＶＣ５４２１片外总线冲突的解决方案

由于ＶＣ５４２１是双核ＤＳＰ，每个核有各自的存储空间和Ｂｏｏｔｌｏａｄｅｒ程序，但两核共享一套片外总线和一个ＸＩＯ引脚。这样，当两核的复位引脚Ａ＿ＲＳ和Ｂ＿ＲＳ同时收到复位低电平信号时，将同时申请片外总线的控制权。这就造成了申请片外总线的冲突。而且Ｂｏｏｔｌｏａｄｅｒ程序总是检查该核有没有片外总线的控制权，如果没有，将循环检查直到取得片外总线的控制权。为了避免这种情况的发生，应该以合理的顺序给两个核上电。

由于ＶＣ５４２１中Ａ核带有用来控制时钟频率的锁相环电路，所以应该先对Ａ核进行复位，再启动Ａ核，然后利用Ａ核的用户程序来控制Ｂ核的复位，以实现两个核的启动。

根据系统需要，本设计使用Ａｌｔｅｒａ公司的ＣＰＬＤ芯片来产生各种控制信号。其电路连接示意图如图３所示。Ａ核的复位信号Ａ＿ＲＳ由ＣＰＬＤ芯片直接给出，并在系统上电或复位的同时对Ａ核进行复位。而Ｂ核的复位信号Ｂ＿ＲＳ则通过ＣＰＬＤ映射到ＤＳＰ的Ｉ／Ｏ空间００００ｈ地址单元的第６位：Ｂ核复位控制位（在系统复位后值为０）如图４所示。在Ａ核启动后，通过用户程序写Ｂ＿ＲＳ位可为Ｂ核提供复位信号。

４ＶＣ５４２１的并行引导自启动操作

４．１用户程序的搬移

两个ＤＳＰ核要完成各自的功能，执行的用户程序是不尽相同的，而且Ａ核的用户程序还要控制Ｂ核的复位，因此两个ＤＳＰ核的Ｂｏｏｔ表内容是不同的。由ＤＭＡ方式内部存储器图可知，程序空间的第０页和第１页属于Ａ核，第２页和第３页属于Ｂ核。因此，需要注意的是，当Ｂｏｏｔｌｏａｄｅｒ程序搬移用户程序时，Ａ核的用户程序要被搬移到内部程序空间的第０页上，而Ｂ核的用户程序则要被搬移到第２页上。于是Ｂ核Ｂｏｏｔ表中的程序入口ＸＰＣ和目的ＸＰＣ应被设置成０００２ｈ。

４．２Ｂｏｏｔ表的放置

本系统用４Ｍｂｉｔ（２５６ｋ×１６）ＦＬＡＳＨ器件ＳＳＴ３９ＶＦ４００Ａ作为片外数据存储器。页选信号由ＤＳＰ通过ＣＰＬＤ给出，并且映射到ＤＳＰ中Ｉ／Ｏ空间的００００ｈ地址单元的低５位（系统复位后５位均为０，即第０页）。如图４所示。另外，此地址单元的第５位（ＣＦＧ位）是控制ＦＬＡＳＨ映射的配置位。当ＣＦＧ为０时，ＦＬＡＳＨ被映射到ＤＭＡ片外数据空间的００００ｈ，此时，Ｂｏｏｔｌｏａｄｅｒ程序可以以ＤＭＡ方式从ＦＬＡＳＨ中搬移数据并进行自启动；当ＣＦＧ为１时，ＦＬＡＳＨ被映射到ＣＰＵ片外数据空间的８０００ｈ，在这种情况下，可以通过程序向ＦＬＡＳＨ中烧写数据。因此，这一位在系统上电或复位后将被设置成０，以使Ａ核能够顺利启动。

由于两个ＤＳＰ核的Ｂｏｏｔ表内容不同，故应视Ｂｏｏｔ表的大小，将两个Ｂｏｏｔ表放到ＦＬＡＳＨ的不同页上，以便对两个核分别实行引导。本设计将Ａ核的Ｂｏｏｔ表放到第０页，将Ｂ核的Ｂｏｏｔ表放到第１页。

图5

４．３外总线控制权的释放

如图５所示，在ＧＰＩＯ控制寄存器（地址３Ｃｈ）中，ＸＩＯ＿ＧＲＡＮＴ位为１代表相应的ＤＳＰ核取得了片外总线的控制权；而在还没有取得控制权（ＸＩＯ＿ＧＲＡＮＴ位为０）但在申请片外总线的控制权时，相应的ＸＩＯ＿ＲＥＱ位应置为１；ＣＯＲＥ＿ＳＥＬ位用于表示程序在哪个核上运行，当在ＣＰＵＡ上运行时，读Ａ核的ＧＰＩＯ控制寄存器的ＣＯＲＥ＿ＳＥＬ位将返回到“０”，而当同一个程序在ＣＰＵＢ上运行时，读Ｂ核的ＧＰＩＯ控制寄存器的ＣＯＲＥ＿ＳＥＬ位将返回到“１”。有关ＧＰＩＯ控制寄存器的其它相关位，设计时可查阅有关的参考文献?１?。

４．４ＦＬＡＳＨ的烧写

笔者根据ＳＳＴ３９ＶＦ４００Ａ的资料编写了一个ＤＳＰ程序，该程序可同时将Ａ核的Ｂｏｏｔ表烧写到ＦＬＡＳＨ的第０页，而将Ｂ核的Ｂｏｏｔ表烧写到第１页。

在系统上电或复位后，Ａ核首先运行它的Ｂｏｏｔ-ｌｏａｄｅｒ程序（此时ＦＬＡＳＨ的第０页映射到ＤＭＡ片外数据空间的００００ｈ地址单元），Ａ核启动后执行用户程序。用户程序首先将页选设置成第１页，这样，ＦＬＡＳＨ的第一页将被映射到ＤＭＡ片外数据空间的００００ｈ；然后，Ａ核释放片外总线控制权，并给Ｂ核发出复位信号，此时由于只有Ｂ核复位，且Ａ核已释放片外总线的控制权，因此，Ｂ核将申请到片外总线控制权，同时执行Ｂｏｏｔｌｏａｄｅｒ程序的启动以完成整个ＤＳＰ引导。完整的启动过程流程图如图６所示，下面是Ａ核的启动测试程序代码：

·ｍｍｒｅｇｓ

·ｔｉｔｌｃ″ｔｅｓｔＬＥＤＡ″

·ｇｌｏｂａｌｂｅｇｉｎ

·ｔｅｘｔ

?．．．．．．．．．．．．．

ｂｅｇｉｎ?ｓｔｍ＃０ｘ０００,０ｘ００６１;设置页选信号

ｐｏｒｔｗｏｘ００６１,００ｈ

ｃａｌｌｗａｉｔ

ａｎｄｍ＃０ｘｆｆｃｆ,３ｃｈ;释放片外总线

ｃａｌｌｗａｉｔ;控制权

ｓｔｍ＃０ｘ００４１?０ｘ００６１;给Ｂ核复位信号

ｐｏｒｔｗ０ｘ００６１,００ｈ