PSR原边反馈开关电源设计的“独特”方法【钜大锂电】

目前比较流行的低成本、超小占用空间方法设计基本都是采用pSR原边反馈反激式，通过原边反馈稳压省掉电压反馈环路（TL431和光耦）和较低的EMC辐射省掉Y电容，不仅省成本而且省空间，得到很多电源工程师采用。

下面结合实际来讲讲我对pSR原边反馈开关电源设计的“独特”方法——以实际为基础。

要求条件：

全电压输入，输出5V/1A，符合能源之星2之标准，符合IEC60950和EN55022安规及EMC标准。因充电器为了方便携带，一般都要求小体积，所以针对5W的开关电源充电器一般都采用体积较小的EFD-15和EpC13的变压器，此类变压器按常规计算方式可能会认为CORE太小，做不到，假如现在还有人这样认为，那你就OUT了。

磁芯以确定，下面就分别讲讲采用EFD15和EpC13的变压器设计5V/1A5W的电源变压器。

1.EFD15变压器设计

目前针对小变压器磁芯，特别是小公司基本都无从得知CORE的B/H曲线，因pSR线路对变压器漏感有所要求。

所以从对变压器作最小漏感设计入手：

已知输出电流为1A，5W功率较小，所以铜线的电流密度选8A/mm2，

次级铜线直径为:SQRT(1/8/3.14)*2=0.4mm。

通过测量或查询BOBBIN资料可以得知，EFD15的BOBBIN的幅宽为9.2mm。

因次级采用三重绝缘线，0.4mm的三重绝缘线实际直径为0.6mm。

为了减小漏感把次级线圈设计为1整层，次级杂数为：9.2/0.6mm=15.3Ts,取15Ts。

因IC内部一般内置VDS耐压600~650V的MOS，考虑到漏感尖峰，需留50~100V的应力电压余量，所以反射电压需控制在100V以内，

得：(Vout+VF)*n<100,即：n<100/（5+1）,n<16.6,

取n=16.5,得初级匝数Np=15*16.5=247.5

取Np=248，代入上式验证，（Vout+VF）*(Np/NS)<100,

即(5+1)*(248/15)=99.2<100,成立。

确定Np=248Ts.

假设：初级248Ts在BOBBIN上采用分3层来绕，因多层绕线考虑到出线间隙和次层以上不均匀，需至少留1Ts余量（间隙）。

得：初级铜线可用外径为：9.2/(248/3+1)=0.109mm，对应的实际铜线直径为0.089mm，太小（小于0.1mm不易绕制），不可取。

假设：初级248Ts在BOBBIN上采用分4层来绕，初级铜线可用外径为：9.2/(248/4+1)=0.146mm，对应的铜线直径为0.126mm，实际可用铜线直径取0.12mm。

IC的VCC电压下限一般为10~12V，考虑到至少留3V余量，取VCC电压为15V左右，

得：NV=Vnv/(Vout+VF)*NS=15/(5+1)*15=37.5Ts,取38Ts。

因pSR采用NV线圈稳压，所以NV的漏感也需控制，仍然按整层设计，

得：NV线径=9.2/(38+1)=0.235mm,对应的铜线直径为0.215mm，实际可用铜线直径取0.2mm。也可采用0.1mm双线并饶。

到此，各线圈匝数就确定下来了。

绕完屏蔽后，保TApE1层；

再绕初级，按以上计算的分4层绕制，完成后包TApE1层；

为减小初次级间的分布电容对EMC的影响，再用0.1mm的线绕一层屏蔽，包TApE1层；

再绕次级，包TApE1层；

再绕反馈，包TApE2层。

可能有人会说：怎么没有计算电感量？因前面说了，CORE的B/H不确定，所以得先从确定饱和AL值下手。

把变压器CORE中柱研磨一点，然后装上以上方式绕好的线圈装机，并用示波器检测Rsenes上的波形，见下图中R5。

输入AC90V/50Hz，慢慢加载，观察CORE有没有饱和，假如有饱和迹象，拆下再研磨……直到负载到1.1~1.2A刚好出现一点饱和迹象。（此波形需把波形放大到满屏观察最佳）

OK，拆下变压器测量电感量，此时所测得的电感量作为最大值依据，再根据厂商制造能力适当留+3%~+5%的误差范围和余量，如：测量为2mH,则取2-2*0.05=1.9mH，误差为+/-0.1mH。

现在再来验证以上参数变压器BOBBIN的绕线空间。

已知：E1和E2铜线直径为0.1mm,实际外径为0.12mm；

Np铜线直径为0.12mm,实际外径为0.14mm；

NS铜线直径为0.4mm,实际外径为0.6mm；

TApE采用0.025mm厚的麦拉胶纸。

NV若采用铜线直径为0.2mm,实际外径为0.22mm

线包单边厚度为：E1+TApE+Np+TApE+E2+TApE+NS+TApE+NV+TApE

=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.22+0.025*2=1.77mm.

NV若采用铜线直径为0.1mm双线并饶,实际外径为0.12mm

线包单边厚度为：E1+TApE+Np+TApE+E2+TApE+NS+TApE+NV+TApE

=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.12+0.025*2=1.67mm.

测量或查EFD15的BOBBIN的单边槽深为2.0mm，所以以上2种方式绕制的变压器都可行。

2.EpC13的变压器设计

依然沿用以上设计方法，测量或查BOBBIN资料可得EpC13BOBBIN幅宽为6.8mm，

次级匝数为：6.8/0.6=11.3Ts,取11Ts.

初级匝数为：11*16.5=181.5Ts,取182Ts.

反馈匝数为：15/(5+1)*11=27.5Ts,取28Ts.

EpC13的绕线方式同EFD15，在这里就不再重复了。

以上变压器设计出的各项差数是以控制漏感为出发点的，各项参数（肖特基的VF,MOS管的电压应力余量……）都是零界或限值，实际设计中会因次级绕线同名端对应输出pIN位出现交叉，或输出飞线套铁氟龙套管，或供应商的制程能力，都会使次级线圈减少1~2圈，对应的初级和反馈也需根据匝比减少圈数；另，目前市场的竞争导致制造商把IC内置MOS管的VDS耐压减小一点来节省成本，为保留更大的电压应力余量，需再减少初级匝数；以上的修改都会对EMC辐射造成负面影响，对应的取舍还需权衡，但前提是必须使产品工作在DCM模式。

从08年市场上推出pSR原边反馈方法到现在我一直都有在用此方法设计产品，回顾看看，市场上也出现了很多不同品牌的pSR方法，但相对以前刚推出的pSR控制IC来说，有因市场反映不良而不断改进的部分，但也有因为恶性竞争而COSTDOWN的部分。重要讲讲COSTDOWN的部分。

因受一些品牌在IC封装工艺上的专利限制，所以目前大部分的内置MOS的IC（不仅是pSR控制IC，也包括pWM控制IC）采用的是在基板上置入控制晶圆和MOS晶圆，之间用金线作跳线连接，这样就有2个问题产品了：

1.金线带来的EMC辐射。

2.研制控制晶圆的公司可以自己控制控制晶圆的成本，但MOS晶圆一般采用的从MOS晶圆生产上购买，这样一来，MOS晶圆的成本控制也成为IC成本控制的案上肉。

辐射可以采用优化设计来控制。

但MOS晶圆的COSTDOWN的路径来源于降低其VDS的耐压，目前已有很多不同品牌的IC将VDS为650V的内置MOS降到620~630V，甚至560~600V。这样一来，只控制漏感降低VDS峰值电压是不够的，所以还需为VDS保留更大的电压应力余量。

下面再以EpC13为实例，讲讲优化设计后的变压器设计。

方法同上，先计算出次级，因考虑到输出飞线套铁氟龙套管或输出线与BOBBINpIN位交叉，所以需预留1匝空间，得：次级匝数为：6.8/0.6-1=10.3，取10Ts.

再计算初级匝数，因考虑到为MOS管留更大的电压应力余量，所以反射电压取之前的75%

得：（Vout+VF）*n<100*75%

输出5V/1A，采用2A/40V的肖特基即可，2A/40V的肖特基其VF值一般为0.55V。

代入上式得：n<13.51,